Verilog While döngüsü, döngü synthesisable nedir???

[ankit12345]

r değil???

 

[rsrinivas]

gecikmeler synthesisable olmayacak gibi u onlar basit bir ipucu olması gereken bir şekilde onları yazarsanız bunlar tabii döngüler gecikme içermez edilir

 

[ankit12345]

For (i = 0, i <10, i + +) umarım bu işe düşünüyorum ..... nerede bu kadar ...... (I = 0, ı

 

[khaila]

[Quote = ankit12345] için (i = 0, i <10, i + +) umarım bu işe düşünüyorum ..... nerede bu kadar ...... (I = 0, ı

 

[shiv_emf]

Evet! Loop için "k" sabit, değişken, yalnızca sentezlenebilir olduğunu .. numarası 32bit değeri sınırlı olmalıdır! veya v ilan ederken 32bit veya 64bit değişken uzunlukta tanımlanmış olmalıdır ...

 

[vinod488]

'K' sabit olmalıdır eğer ve sadece Evet, bu sentezlenebilir olacak

 

[raghu_836]

döngü ve döngü Uçkurluğa kullanarak tasarım libaraires ur türüne bağlıdır iken i fpga demek

 

[anilkumarv]

Bu sentezlenebilir ama her zaman döngüler için RTL kodlama kullanılmak üzere olmadığı tavsiye edilir. Kaynakların (bölge etc.etc gibi) çok tüketmek olmasıdır. Ancak u biz davranış kodları sentezlemek yok davranışsal kodlama becuse içinde kullanabilirsiniz.

 

[vinod488]

For döngüsü ve sentezlenebilir Verilog, içinde ve döngü kullandığınız hangi araçları bağlıdır süre. Ama o donanım çoğaltma yansıtır çünkü RTL kullanmak Yüklü iyidir.

 

[deepu_s_s]

döngüler kullanarak (ve olsa da) çok donanım ve daha sonra ortaya çıkan genel frekans kaybı tüketir. dolayısıyla RTL kodlama döngüleri önlemek için tavsiye edilir. ve sentez aracı da mojor bir rol oynar.

 

[aslijia]

Verilog HDL için, kendi adından da anlaşılacağı gibi, bir devre discribe bir dildir. böylece devre itselfe tasarlamadan önce devre oluşturmak için sentezlendiği aracı bağımlı olamaz. örneğin, (i = 0 için, kod olarak,

 

[satya_422]

Biz (1 loop = 0 sonu constat mentionong çünkü aslında döngü sentezlenebilir olduğunu; i

 

[verilog_always]

[Quote = anilkumarv] Bu sentezlenebilir ama her zaman döngüler için RTL kodlama kullanılacak olmadığını tavsiye edilir. Kaynakların (bölge etc.etc gibi) çok tüketmek olmasıdır. Ancak u davranışsal kodlama kullanabilirsiniz biz davranış kodları sentezlemek yok. Becuse [/quote] Arda Kaya, u döngü koşulları kullanarak nasıl bilgi artışı söyleyebilir

 

[jchrcpl30]

Açıkçası biri döngüler sentezlenebilir (aslında döngü fesih bazı sabit ayarlanmış olduğundan emin olun) yapmak için dikkatli olmak zorundadır. Onlar "kullanılmaması gerektiğini" sorunu alacaktı ... görünürde çünkü "aşırı alanı tüketir". Onlar kodlama basitleştirerek onların yeri vardır. Örnek olarak, değerler dizisi üzerinde kenar algılama gerçekleştirerek olacaktır: integer i; daima @ (posedge clk) (i = 0, i başlamak

 

[sumit_techkgp]

Basit bir şey u uygulanması düşünmek mümkün olup olmadığını daha sonra sentez motoru da düşünüyorum olmasıdır

 

[ktsangop]

Ben döngüleri hakkında benzer bir soru var. Diyelim yazıyorum ki:

 (i = 0 için başlar; i

 

[FvM]

Engelleme atama kullanılırken yararlı kod synthesisable, ama değil. Bu mem kopyalama etkisi vardır [0] mem [1] .. mem [6] ve mem sıfırlama [7]. A HDL döngü "peş peşe" asla, bu sırayla değerlendirilir ancak paralel yürütülür. "Nonblocking kullanma

 

[linkfox]

[Quote = fvm] engelleme atama kullanılırken yararlı kod synthesisable, ama değil. Bu mem kopyalama etkisi vardır [0] mem [1] .. mem [6] ve mem sıfırlama [7]. A HDL döngü "peş peşe" asla, bu sırayla değerlendirilir ancak paralel yürütülür. "Nonblocking kullanma

 

[ktsangop]

Tamam yani sadece simülasyon sırasında bu i nonblocking atama kullanmadığınız sürece peş peşe olacak anlıyorum. Kodumu düzelterek böylece yazılmasını mem [7] mantıklı ...

 başlar çıkışı

 

[pramodm]

döngüler oluşturmak deyimi ile synthesisable vardır