VHDL Tip Dönüştürme: STD_LOGIC_VECTOR için İMZALANDI gelen

[omara007]

Merhaba çocuklar .. Ben 2 vektör türleri (STD_LOGIC_VECTOR için İMZALANDI) arasında dönüştürmek istiyorum. 'Dönüş STD_LOGIC_VECTOR (TAMSAYI: İMZALANDI, SIZE ARG) CONV_SIGNED;' ama hep İMZALANDI vektörü içinde bulunan değerine bakılmaksızın iade STD_LOGIC_VECTOR beni sıfırları verir Ben fonksiyonu kullanılır! .. Yani, nasıl ben bu 2 türleri arasında dönüştürebilirsiniz?

 

[BuBEE]

Bu Fonksiyon *** std_logic_vector imzaladı dönüştürmek deneyin *** = CONV_STD_LOGIC_VECTOR (,) *** İmzalanacak std_logic_vector dönüştürmek **** = CONV_SIGNED (,)

 

[omara007]

[Quote = BuBEE] Bu Fonksiyon *** std_logic_vector imzaladı dönüştürmek deneyin *** = CONV_STD_LOGIC_VECTOR (,) *** İmzalanacak std_logic_vector dönüştürmek **** = CONV_SIGNED (,) [/quote] ben denedim .. saat hızına sürecin dışında .. Normal bir kombinasyonel açıklamada, ve bana garip davranışlar verdi .. Elde edilen vektör içine bir sinyal 'X' .. ve bazıları '0 'vardır .. neden bilmiyorum!

 

[Kukaz]

Deneyin! Library IEEE; KULLANIM ieee.std_logic_1164.all, KULLANIM ieee.std_logic_unsigned.all, KULLANIM ieee.numeric_std.all; ENTITY testi (a: b OUT (0 downto 7) imzaladı: std_logic_vector IN (0 downto 7)) PORT IS; END testi, test-MİMARLIK struct etiket1 başlar IS: i a'LENGTH-1 0 oluşturmak için bir (i)

 

[omara007]

[Quote = Kukaz] Try it! Library IEEE; KULLANIM ieee.std_logic_1164.all, KULLANIM ieee.std_logic_unsigned.all, KULLANIM ieee.numeric_std.all; ENTITY testi (a: b OUT (0 downto 7) imzaladı: std_logic_vector IN (0 downto 7)) PORT IS; END testi, test-MİMARLIK struct etiket1 başlar IS: i a'LENGTH-1 0 oluşturmak için bir (i)

 

[Kukaz]

B: std_logic_vector OUT (;: No problem ) library IEEE; KULLANIM ieee.std_logic_1164.all, KULLANIM ieee.std_logic_unsigned.all, KULLANIM ieee.numeric_std.all; ENTITY test1 PORT (imzalı IN (7 0 downto a) IS 0 downto 7)); END test1; test1 MİMARLIK struct etiket1 başlar IS: i b'LENGTH-1 generate b 0 (i) için

 

[FrankCh]

Std_logic_vector ve imzalı / imzasız arasında dönüştürmek için herhangi bir iyi hile var mı? Ben peter j tarafından kitap okuyorum. adhenden ama std_logic_vector ve IEEE matematik kitaplıkları arasında belirgin bir ayrım var gibi görünüyor .. Bir sadece bir zahmetli özel fonksiyonu olmadan ileri ve geri çeviremezsiniz.

 

[aji_vlsi]

[Quote = FrankCh] std_logic_vector ve imzalı / imzasız arasında dönüştürmek için herhangi bir iyi hile var mı? Ben peter j tarafından kitap okuyorum. adhenden ama std_logic_vector ve IEEE matematik kitaplıkları arasında belirgin bir ayrım var gibi görünüyor .. Bir sadece bir zahmetli özel fonksiyonu olmadan ileri ve geri çeviremezsiniz. [/Quote] at SSS oku www.vhdl.org / comp.lang.vhdl Ajeetha, CVC www.noveldv.com