Verilog Kodu: 'tanımlamak ve parametre

C

choonlle

Guest
Parametre ve tanımlamak arasındaki farkı nedir? U bazı örnekler versin ... Ben fark ikisi arasındaki fark anlamak için hissediyorum. Teşekkürler!
 
Parametre verilog bir veri türüdür. Bu çalışma sırasında değiştirilemez değildir sabitler bildirmek için kullanılır. Nerede biz parametresi güncellenmesi için defparam deyimini kullanabilirsiniz. 'Tanımlayan bir ad altında herhangi bir değişkenin, işlev veya exprassion tanımlamak için kullanılabilecek bir makro olduğunu. U 'tanımlayıcı ur kodunda belirli bir veri için makro kullanabilirsiniz [size = 2] [color = # 999999] 25 dakika sonra eklendi: [/color] [/size] aracılığıyla git Bu gerçekten yeni başlayanlar için gerçekten yararlı http://www-ee.eng.hawaii.edu/ ~ msmith / ASIC / HTML / Verilog / Verilog.htm
 
`Tanımlayan bir makro olduğunu. Eğer C dilindeki makroları kullanmak aynı şekilde kullanabilirsiniz. Bir parametre, diğer taraftan, modülün bir membor olacaktır. Onun giriş / çıkış port genişliği olarak GENİŞLİK parametresi ile genel bir toplayıcı için bir kod yazmak imagin. Şimdi, GENİŞLİK parametre için farklı bir değer ile aynı toplayıcı birkaç kez başlatabilirsiniz. Örnek modülü toplayıcı (a, b, c); parametre WIDTH = 2; / / defult değer girişi [WIDTH-1: 0]; giriş [WIDTH-1: 0] b; çıkış [WIDTH-1: 0 ] c; atamak c = a + b; endmodule örnekleme aşağıdaki gibi görünecektir: toplayıcı # (4) adder1 (a, b, c); / / dört bit toplayıcı toplayıcı # (8) adder1 (a, b, c); / / sekiz bit toplayıcı Şimdi, bunu düşünmek, makroları kullanarak, yukarıdaki örnekte yapabilirdi?
 
Merhaba ourarash doğru Parametreler compliation anda yapılandırılabilir donanıma sahip izin vermesidir. manily Teşekkür Heysem (ifdef ve `ifndef` ile kullanılmak üzere) bir derleyici direktifi olarak kullanılan tanımlar
 
ancak kapsamı konusunda dikkatli olun. `Tanımlamak evrenseldir ... öylesine bir şey derlenmiş ve` tanımlamak değerini alacak kullanın alır.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top