SR flip-flop için Yapısal VHDL kodu

B

BlackOps

Guest
Merhaba, ben VGA denetleyicisini oluşturmak çalışıyorum. bu sayaçları 2 10 bit olacak ve 4 flip flop. i zaten şematik var. Şimdi benim SR flip flop için komple VHDL yapısal kod yazmanızı istiyorum, benim denetleyicisi içinde ihtiyacınız flip flop ve görüntü bir göz atın lütfen. i Enoch kitabında gördüğümüz gibi, SR flip flop sadece D flip flop değiştirilmiş, ikinci pic bir göz atın lütfen. Şimdi, ben SR flip flop için VHDL kodunu değiştirmeniz gerekir, ancak ilk pic gösterildiği gibi ben de, asenkron açık bir işaret eklemek gerekir ... VGA denetleyicisi için .. İşte benim kod:
Code: 
 - 2-girişli NAND geçidi KÜTÜPHANE IEEE çalışmasını tanımlar; IEEE.STD_LOGIC_1164.ALL KULLANMAYIN; ENTITY NAND_2 PORT (I0, I1:; Ey std_logic IN: OUT std_logic); IS END NAND_2 ; NAND_2 MİMARLIK Dataflow_NAND2 BEGIN O IS
 
SR ve CLK? sonunda YTO;; YTO mimarisi FDRS_arch başlayacak olan library IEEE; kullanımı IEEE.STD_LOGIC_1164.all; varlık YTO noktası :);: std_ulogic yılında; R: std_ulogic içinde; S: std_ulogic in; temizle std_ulogic C üzerinden std_ulogic Q) olduğunu süreci (C, temizle) başlar (yükselen kenar (temizle)) sonra Q ise
 
Bir saat - Benim düşünceme için, SR-Flipflop yeni bir tür "icat". Bunu daha önce hiç görmemiştim.
 
ben bir şey icat etmedim! havent u Enoch Hwang bir kitap okudun mu? Yazımın o resimleri o kitaptan var! Öyle mi? .... herhangi bir fikir? ve u VHDL kodu hakkında ne düşünüyorsun?
 
Merhaba, Tamam, ben SR-Flipflop Enoch tarafından ve başka bir yerde kullanıldığını görüyoruz. Ben farklı uygulamaları R ve S hem H. Enoch "girişlerinin her ikiside aynı anda iddia edildiğinde SR flip-flop tanımsız bir devlet girebilirsiniz" diyor olan davranışlarına ilişkin farklılık var olduğunu, ancak bulunamadı. Constrast yılında yaptığı sundu devresi vardır iyi tanımlanmış S girişi için öncelik sağlanması davranış. Altera MaxPlus R girişi S ve R ile öncelikli H ve mstrcosmos tarafından yazılmıştır kodu hem gelmiştir dışlayacak var SR-Flipflop sahiptir. Bunun dışında özellikle sorunu, VHDL kodun doğru görünüyor. Bunun yerine kısmi belirsiz davranışa sahiptir "yapısal" kod kullanarak, ben net bir açıklama tercih ediyorum. SR flipflop için gerekli önceliği aslında farklı olabilir. Kullanarak açıkça amaçlanan mantığı tanımlamak zorunda D-flipflops. Mstrcosmos tarafından SR-flipflop açıklaması bu şekilde sentezlenebilir değildir, iki kenarını hassas sinyalleri var neden olur. Açık asynchronouos ile alışılmış bir yapı yerine kullanılabilir. Daha öncede söylediğim gibi, bu Ar-versus S önceliği ilgili kodunuzu farklıdır.
Code: 
 sürecinin (C, temizle) başlar (temizle) sonra Q ise
 
u davranış kodu vermiş ... i İMKB, benim Virtex2 pro çip için VGA denetleyicisini oluşturmak için kullanabilir miyim? ve ben başka bir yerleştirebilirsiniz .. "Başlık" dosyası .. böylece i ana denetleyici kaynak kodu kullanabilirsiniz alışkanlık?
 
Ben orijinal "yapısal" kod Yorumlar. Bu sentez (doğru bugüne kadar, ben tamamen kontrol etmedi) için kesinlikle uygun değil. Sentezlenebilir kodu (kadarıyla saati synchronouos eylem amaçlandığı gibi) sırasıyla D-FF mantık elemanları saat senkron HDL yapıları dayalı olmalıdır. PS: Ben kodunuzu donanım sentezi için tasarlanmıştır kabul, ama bunu söylemedi. Sana kodlu, şimdi anlıyorum yapısal Enochs kitaptan D-FF görünümü. Görünüm temelde bir D-FF donanım faaliyet nasıl bir fikir verir, ama benim görüşüme sentezi de simülasyon için ne anlam var. Genellikle bireysel kapıları daha yüksek bir soyutlama düzeyi üzerinde çalışır bir sentez aracı, muhtemelen kapı seviyesi bir D-FF kullanan bir şekilde bunu kabul etmem. Bir simülasyon aracı temelde davranışı yeniden gerekir, ama aynı zamanda daha yüksek bir düzeyde açıklama (davranışsal ya da donanım D-FF kullanarak) göre çok yük neden olur. Davranış açıklamaları iki sınırlama vardır: Bazı yapıları sentezlenebilir, örneğin gecikme bildirimi olmayan ve özellikle mantık donanım kaynaklarının mevcut olduğu, her durumda optimal sonuçlar vermeyebilir. Ama yapısal kodu ile performansını artırmak için, genellikle satıcı kütüphaneler aracılığıyla, özellikle mantık donanımı göz önüne almalısınız.
 
thank u! Bana gösterdiğin gibi ok i kodlanmış, burada davranışsal kodu:
Code: 
 KÜTÜPHANE IEEE; IEEE.STD_LOGIC_1164.ALL KULLANMAYIN; ENTITY SRff (S, R, Saat, Clear:;: OUT std_logic S IN std_logic) PORT IS ; END SRff; SRff MİMARLIK Davranış IS (Saat, Şeffaf) SÜRECİ BEGIN - hassasiyet listesi (= '1 'Temizle) EĞER BEGIN kullanılır SONRA Q
 
Yapısal kod SR-FF başlatmasını çalışmalıdır. Fark, bu Enoch O. Hwang web sitesinden VGA denetleyicisini www.cs.lasierra.edu/ ~ ehwang genellikle "davranışsal" kodlama kullanıyor? Muydunuz Bence için çok daha işlevsel ve daha iyi okunabilir.
 
evet, ben, fark ederim ki .. ama ben sadece kopya ve benim İMKB'ye yapıştırın eğer bu iş olacak ... synthesation için emin değilim .. Ayrıca işaretçilerine atanan mustbe .. i yapısal kod herşeyi sıfırdan inşa etmeye karar verdi thats neden, ama Enoch'un şemadaki bağlıyordum.
 
Ben Altera örnek de, VGA denetleyicisi kendisini sadece ortak VHDL yapılarını kullanır neden Xilinx çalışmak için beklenebilir. Sizin "yapısal" açıklaması ile, yapı elemanları FPGA aslında mevcut bir anlayışa sahip olmalıdır. Bunlar kapıları yerine LUT tabanlı mantık blokları , bir D-FF temel bir fonksiyonudur. Bu gerçekleri yok sayarak, siz örneğin HDL derleyici, çünkü zamanlama sorunları muhtemelen işlevsel değil, bir flipflop yerine kombinasyonel mantığı döngü kullanmak için neden olabilir.
 
Ben yapısal SR FF kodu derlenmiş ve, 1 bilmek geldi var. Neden, Structural_SR_FF sinyal "clear" ekledik? Hatta sinyal başka bir yerde referrred değil mi?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top